IT之家 11 月 24 日消息，世界最大的晶圓代工廠臺積電（TSMC）本周在歐洲開放創(chuàng)新平臺（OIP）論壇上宣布，電子設計自動化（EDA）工具和第三方 IP 模塊已為臺積電性能增強型的 N2P 和 N2X 制程技術（2 納米級）做好準備。這意味著各種芯片設計廠商現(xiàn)在可以基于臺積電第二代 2nm 級生產節(jié)點開發(fā)芯片，從而利用 GAA 晶體管架構和低電阻電容器的優(yōu)勢。
目前，Cadence 和 Synopsys 的所有主要工具以及 Siemens EDA 和 Ansys 的仿真和電遷移工具，都已為臺積電的 N2P 制造工藝做好準備。這些程序已經通過 N2P 工藝開發(fā)套件（PDK）版本 0.9 的認證，由于該工藝預計將于 2026 年下半年投入大規(guī)模生產，因此該版本 PDK 被認為足夠成熟。
此外，第三方 IP，包括標準單元、GPIO、SRAM 編譯器、ROM 編譯器、內存接口、SerDes 和 UCIe 產品，現(xiàn)在可以從各種供應商以預硅設計套件的形式獲得，這些供應商包括臺積電本身、Alphawave、ABI、Cadence、Synopsys、M31 和 Silicon Creations。
據IT之家了解，臺積電 N2 系列工藝技術相較于其前代的主要增強之處在于納米片全柵極（GAA）晶體管和超高性能金屬-絕緣體-金屬（SHPMIM）電容。納米片 GAA 晶體管的優(yōu)勢是可以通過調整通道寬度來定制高性能或低泄漏操作，SHPMIM 電容則可以增強電源穩(wěn)定性并促進片上解耦。據臺積電稱，SHPMIM 電容的容量密度是其前代的兩倍以上，同時還將 Rs 方塊電阻（歐姆 / 方塊）降低了 50%，而 Rc 通孔電阻也降低了 50%。
與第一代 N2 工藝相比，N2P 會有額外的改進：功耗降低 5%-10%（在相同頻率和晶體管數量下）或性能提高 5%-10%（在相同功耗和晶體管數量下）。而 N2X 會擁有比 N2 和 N2P 更高的 FMAX 電壓，能夠為數據中心 CPU、GPU 和專用 ASIC 提供更好的性能。在 IP 層面，N2P 和 N2X 兼容，因此打算使用 N2X 的公司無需重新開發(fā)為 N2P 設計的任何東西。
去年，臺積電在歐洲 OIP 論壇上表示，其 N2 工藝技術的生態(tài)系統(tǒng)正在發(fā)展，EDA 工具和一些第三方 IP 已經通過了該合同芯片制造商的認證。在今年的 OIP 活動上，臺積電宣布，主要供應商的所有 EDA 程序不僅通過了初代 N2 的認證，而且也通過了其改進版本 N2P 的認證，這是一個重要的里程碑。
雖然臺積電的密切合作伙伴（擁有早期 PDK 和預生產 EDA 工具的合作伙伴）已經設計了使用臺積電 N2 系列工藝技術（2nm 級）制造的處理器（如蘋果），但資源有限的小型芯片設計公司不得不等待臺積電及其合作伙伴開發(fā)兼容的 EDA 程序和 IP 模塊?，F(xiàn)在這些用于 N2P 的工具已經以 0.9v PDK 形式提供，這表明 N2P 正按計劃進行。
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