IT之家 2 月 28 日消息，開放計(jì)算項(xiàng)目（OCP），與 JEDEC 固態(tài)存儲(chǔ)協(xié)會(huì)今日宣布推出全新 Chiplet 設(shè)計(jì)套件，可與現(xiàn)有的 EDA 工具搭配使用，涵蓋組裝、基板、材料及測(cè)試四大模塊。
該套件深度集成至 JEDEC JEP30 標(biāo)準(zhǔn)，為異構(gòu)芯粒（IT之家注：即 Chiplet）的系統(tǒng)級(jí)封裝（SiP）設(shè)計(jì)與制造提供標(biāo)準(zhǔn)化工具鏈，標(biāo)志著開放芯片經(jīng)濟(jì)邁入可編程化協(xié)作新階段。
組裝設(shè)計(jì)套件
標(biāo)準(zhǔn)化規(guī)則：定義幾何形狀、層疊結(jié)構(gòu)、互連方案及封裝工藝的公差標(biāo)準(zhǔn)
核心價(jià)值：解決不同制程 / 廠商芯粒的物理兼容性問題，降低集成復(fù)雜度
基板設(shè)計(jì)套件
跨工藝適配：支持 2.5D 中介層、3D 堆疊等先進(jìn)封裝技術(shù)
性能優(yōu)化：通過互連密度與信號(hào)完整性模型，提升基板布線效率
材料設(shè)計(jì)套件
關(guān)鍵參數(shù)：定義介電常數(shù)、導(dǎo)熱系數(shù)、機(jī)械強(qiáng)度等材料屬性評(píng)估框架
應(yīng)用場(chǎng)景：覆蓋基板、再分布層（RDL）、熱界面材料（TIM）選型驗(yàn)證
測(cè)試設(shè)計(jì)套件
可測(cè)試性標(biāo)準(zhǔn)：統(tǒng)一測(cè)試元件定義、流程要求及制造測(cè)試規(guī)范
創(chuàng)新支持：兼容芯粒內(nèi)建自測(cè)試（BIST）與第三方 IP 驗(yàn)證
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